台湾新竹2017年3月30日电 /美通社/ -- ASIC设计服务暨IP研发销售厂商智原科技(Faraday Technology Corporation, TWSE: 3035)今日发表基于联电40eHV与40LP工艺的新一代内存编译器(SRAM compiler)。该编译器结合联电最新的0.213um2存储单元(bit cell)技术与智原科技的优化存储器外围电路设计，可自动输出具有世界最小单元面积的存储区块，尤其在40eHV的工艺节点，可显著地为行动装置显示器驱动芯片(MDDI)相关应用降低成本。 联电推出40eHV与40LP工艺最小的0.213um2储存单元后，智原立即率先推出相对应的SRAM编译器。相较于原先的0.242um2版本，新推出的编译器在各种不同存储大小与结构配置条件下，可缩小存储面积比例达15%~30%。而透过智原优化的存储器外围电路，可在不影响性能的情况下进一步缩小面积、降低功耗；相较于某些使用相同0.213um2储存单元的客制化存储器，智原的方案可减少面积的比例约20%，为Full HD与WQHD显示器驱动芯片等讲究SRAM IP面积的应用提供关键性的竞争优势。 智原科技总经理王国雍表示：“40纳米将是生命周期很长的工艺，而联电的40纳米工艺无论在IP、成本、良率与产能上都相当具有竞争力。智原将持续强化40纳米的IP解决方案，相信这个0.213um2的内存编译器将可为客户带来立即而明显的效益。” |
